射频信号源工程

PLL 建立时间到底指什么，为什么 lock detect 不够？

Q: PLL 建立时间到底指什么，为什么 lock detect 不够？

PLL 建立时间是从明确的起始事件到射频输出进入并持续停留在频率、相位、幅度和频谱误差带内的时间。 Lock detect 通常只反映内部鉴相或计数状态，可能早于射频输出可用。 必须写明起点、新旧频率、功率、参考模式、误差带、观察带宽、保持时间和截止时刻，并测试大小跳频、跨段、电平变化、参考重捕获和温度边界。 只有名义锁定时间而没有跳变、容差与方法的资料不能验收。应由真实命令触发射频采集，并覆盖系统第一个可用时间窗。

PLL 建立时间是从指定扰动发生起，到射频输出进入并持续满足频率、相位、电平和频谱误差限制所经历的时间。

PLL 建立时间是从明确的起始事件到射频输出进入并持续停留在频率、相位、幅度和频谱误差带内的时间。Lock detect 通常只反映内部鉴相或计数状态，可能早于射频输出可用。

必须写明起点、新旧频率、功率、参考模式、误差带、观察带宽、保持时间和截止时刻，并测试大小跳频、跨段、电平变化、参考重捕获和温度边界。

只有名义锁定时间而没有跳变、容差与方法的资料不能验收。应由真实命令触发射频采集，并覆盖系统第一个可用时间窗。

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