RFシステム向けクロック分配とジッタクリーニング

分配、合成、同期を分けます

ファンアウトバッファは基準を複製し有限の雑音とスキューを加えます。シンセサイザは周波数を生成します。ジッタクリーナはPLLと低雑音発振源で遅い基準変動を追い、選択した雑音を抑えます。シンクロナイザは確定位相、SYSREF、トリガ、時刻関係も管理します。内蔵機能を明示し、低スキューバッファに雑音源の修復を求めません。

オフセット帯域別に位相雑音予算を作ります

搬送周波数と積分区間を伴う位相雑音マスクまたはRMSジッタを指定します。近傍基準雑音、PLL帯域、発振器、分周器、出力雑音底、スプリアスは異なるオフセットを支配します。既知の入力で測る付加ジッタは総出力ジッタと異なります。実際の入力周波数と波形で変換器SNR、開口誤差またはチャネル整合に換算します。

基準選択、冗長、ホールドオーバーを定義します

入力周波数、レベル、形式、終端、ロック範囲、優先順位、切替規則を示します。無瞬断、位相連続、制御過渡のいずれかを明記します。PLLには捕捉時間、帯域、減衰が必要です。ホールドオーバーは発振源、開始条件、許容周波数または時刻誤差、時間、復帰、警報を定義し、機能名だけで済ませません。

各出力をクロックトポロジとして規定します

出力ごとに周波数、形式、振幅、コモンモード、負荷、結合、イネーブルを指定します。分岐数、出力間と装置間スキュー、可変遅延、分周同期、デューティ、異周波出力間干渉を加えます。変換器ではデバイスクロックとSYSREFの確定関係が必要なため、連続、パルス、要求方式と短縮パルス防止を決めます。

電源と配線でクロック品質を保ちます

電源雑音、接地、終端、帰還電流、コネクタとケーブルの対称性、クロストーク、スイッチング電源やデジタルエッジが性能を変えます。ジッタ測定点が素子端子、モジュール端、負荷のどこかを示し、必要なフィルタ、温度、負荷を定めます。未使用出力も雑音と結合を変えないよう処理します。

ロック、雑音、スキュー、再起動を検証します

積分帯域を記録して入力と出力の位相雑音を測り、付加ジッタ、スプリアス、周波数、デューティ、スキュー、遅延を確認します。基準喪失、優先切替、ホールドオーバー、再ロック、電源再投入を実行し、位相再現性とSYSREFを検証します。全出力負荷、電源、温度で繰り返し、測定設定、基準源、補正、ループ構成、限界を保存します。